EDA（电子设计自动化）行业在2026年迎来多个关键转折点。从Agentic AI重塑设计方法论，到Chiplet催生全新工作流，再到HBM测试左移保护AI芯片良率，以下五大趋势值得重点关注。
一、Agentic AI 正在重塑EDA方法论
行业正在探索将代理式AI（Agentic AI）融入EDA全流程。核心挑战在于：AI需要跨多种数据格式和抽象层级进行推理，从规格说明到RTL再到物理实现。
Cadence、Siemens EDA等厂商正在研究如何将资深工程师的设计经验”编码”进AI框架，让普通设计师也能高效完成芯片闭合。终极目标是实现从规格到优化设计的”正确构造”自动化流程。
二、Chiplet（芯粒）设计催生全新工作流
Chiplet正在将芯片开发从单片SoC转向系统级问题。多物理场挑战（热、机械、电源、信号完整性）需要在设计早期就协同考虑。
UCIe等开放标准推动生态系统从封闭走向开放，AI开始介入Chiplet工作流的预测建模、布线和验证环节。Siemens EDA、Expedera等公司指出，传统AXI接口已不再适用，NPU需要适配全新的芯粒互连接口。
三、AI加速器测试推动DFT创新
AI芯片的大规模并行架构使DFT（可测性设计）面临空前挑战：
- 高电流密度
- TSV和混合键合带来新失效模式
- Die间接口测试访问困难
Synopsys与TSMC联合开发了多芯片测试演示载体，支持全生命周期测试、监控、调试和修复。功能测试正从后端左移至晶圆探针阶段，以尽早发现缺陷、降低成本。
四、HBM测试左移以保护AI芯片良率
HBM占AI芯片成本近一半，HBM故障是GPU数据中心失效的首要原因。随着HBM从3代演进到4/5代，堆叠从8层增至16层，TSV间距持续缩小，测试复杂性急剧上升。
行业正推动在制造流程更早阶段进行多次测试插入（晶圆级老化、冷热测试、修复），确保只有已知良好芯片（KGS）才进入昂贵封装环节。
五、AI治理缺位引发EDA行业安全担忧
AI在半导体全流程中的应用速度远超治理规则制定。核心风险包括：
- IP暴露：代工厂PDK被喂入基础模型但NDA未覆盖AI场景
- 数据滥用：敏感设计数据在AI训练中的安全边界模糊
- 过度依赖AI：生成代码/设计的可靠性验证不足
行业认为，汽车、工业等安全关键领域可能率先建立可执行的AI问责模型，但目前治理仍处于“有共识、无机制”的碎片化状态。
市场数据速览
2025年Q4，EDA与半导体IP收入同比增长10.3%至54.66亿美元：
- CAE（最大的EDA品类）增长9.4%至20.83亿美元
- 非报告IP公司（以Arm为主）增长24.7%
- IP物理设计与验证收入下降2.6%
- 中国市场IP业务偏弱
数据来源：EDA行业联盟（EDA Consortium）/ SEMI
关键词：EDA、Agentic AI、Chiplet、DFT、HBM测试、AI治理、半导体IP、Cadence、Synopsys、Siemens EDA、TSMC
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